Este documento presenta un novedoso algoritmo XOR-FREE para implementar el codificador convolucional utilizando hardware reconfigurable. El enfoque elimina por completo el procesamiento XOR de un polinomio generador no sistemático y de avance seleccionado de mayor longitud de restricción. La implementación de hardware de la nueva arquitectura utiliza una Tabla de Búsqueda (LUT) para almacenar los bits de paridad. El diseño implementa reconfigurabilidad arquitectónica al modificar el polinomio generador de la misma longitud de restricción y tasa de código para reducir la complejidad del diseño. La arquitectura propuesta reduce la potencia dinámica hasta un 30% y mejora el costo del hardware y el retardo de propagación hasta un 20% y un 32%, respectivamente. El rendimiento de la arquitectura propuesta se valida en MATLAB Simulink y se prueba en la FPGA de la serie Zynq-7.

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