El algoritmo de reconstrucción de imágenes y su controlador constituyen los principales módulos del sistema de tomografía de capacitancia eléctrica (ECT); para lograr el equilibrio entre el rendimiento alcanzable y la flexibilidad del diseño de reconstrucción y control de imágenes del sistema ECT, se presenta el codiseño hardware-software de una unidad de procesamiento digital (DPU) orientada al sistema en chip (SoC) FPGA. Se propone el diseño y la implementación de los componentes de software y hardware de la ECT-DPU, así como su integración y verificación basadas en el paradigma del diseño basado en modelos (MBD). El producto interno de grandes vectores constituye el núcleo de la mayoría de estos algoritmos de reconstrucción de imágenes ECT. La implementación totalmente paralela de la multiplicación de grandes vectores en FPGA consume un gran número de recursos e incurre en un gran retardo de la ruta combinacional. El MBD propuesto de la ECT-DPU aborda este problema mediante la creación de una arquitectura de producto interno paralelo segmentado paramétrico para que funcione como unidad central de hardware compartida para la multiplicación de matrices paralela en la reconstrucción de imágenes y el control del sistema ECT. De este modo, la unidad central parametrizada puede configurarse a nivel de sistema para abordar matrices de gran tamaño con la longitud del segmento como grado de libertad de diseño. Esto permite el equilibrio entre rendimiento y uso de recursos y determina el nivel de paralelismo computacional. Utilizando MBD con la arquitectura segmentada propuesta, el diseño del sistema puede adaptarse con flexibilidad a las especificaciones del diseñador para satisfacer el rendimiento requerido sin dejar de cumplir la limitación de recursos. En el algoritmo de reconstrucción de imágenes de retroproyección lineal, el esquema de segmentación ha mostrado un elevado ahorro de recursos del 43y 71 o una pequeña degradación de la frecuencia de imagen del 3y 14%, respectivamente.

El algoritmo de reconstrucción de imágenes y su controlador constituyen los principales módulos del sistema de tomografía de capacitancia eléctrica (ECT); para lograr el equilibrio entre el rendimiento alcanzable y la flexibilidad del diseño de reconstrucción y control de imágenes del sistema ECT, se presenta el codiseño hardware-software de una unidad de procesamiento digital (DPU) orientada al sistema en chip (SoC) FPGA. Se propone el diseño y la implementación de los componentes de software y hardware de la ECT-DPU, así como su integración y verificación basadas en el paradigma del diseño basado en modelos (MBD). El producto interno de grandes vectores constituye el núcleo de la mayoría de estos algoritmos de reconstrucción de imágenes ECT. La implementación totalmente paralela de la multiplicación de grandes vectores en FPGA consume un gran número de recursos e incurre en un gran retardo de la ruta combinacional. El MBD propuesto de la ECT-DPU aborda este problema mediante la creación de una arquitectura de producto interno paralelo segmentado paramétrico para que funcione como unidad central de hardware compartida para la multiplicación de matrices paralela en la reconstrucción de imágenes y el control del sistema ECT. De este modo, la unidad central parametrizada puede configurarse a nivel de sistema para abordar matrices de gran tamaño con la longitud del segmento como grado de libertad de diseño. Esto permite el equilibrio entre rendimiento y uso de recursos y determina el nivel de paralelismo computacional. Utilizando MBD con la arquitectura segmentada propuesta, el diseño del sistema puede adaptarse con flexibilidad a las especificaciones del diseñador para satisfacer el rendimiento requerido sin dejar de cumplir la limitación de recursos. En el algoritmo de reconstrucción de imágenes de retroproyección lineal, el esquema de segmentación ha mostrado un elevado ahorro de recursos del 43y 71 o una pequeña degradación de la frecuencia de imagen del 3y 14%, respectivamente.