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Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2010

El diseño de FPGA de contramedidas de análisis de canal lateral utilizando lógica de doble riel sin enmascarar con pre-carga parece ser un gran desafío. De hecho, la robustez de tal solución depende de una cuidadosa colocación diferencial y enrutamiento, mientras que tanto el diseño de FPGA como las herramientas de EDA de FPGA no están desarrollados para tales propósitos. Sin embargo, evaluar el nivel de seguridad que se puede lograr con ellos es un tema importante, ya que está directamente relacionado con la idoneidad de utilizar FPGA comerciales en lugar de FPGA personalizados para este tipo de protección. En este artículo, demostramos experimentalmente que la colocación y enrutamiento diferencial de una implementación de FPGA se puede hacer con una granularidad suficiente para mejorar la ganancia de seguridad. Sin embargo, hasta ahora, esta ganancia resultó ser menor para las FPGAs que para los ASICs. Las soluciones demostradas en este artículo explotan la doble salida de las FPGAs modernas para lograr un mejor equilibrio de las interconexiones de doble riel. Sin embargo,

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Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2010

La reconfiguración dinámica y parcial de las FPGA permite la colocación dinámica en zonas reconfigurables de las tareas que describen una aplicación. Sin embargo, la gestión dinámica de las tareas impacta en las comunicaciones ya que las tareas no están presentes en la FPGA durante todo el tiempo de cálculo. Por lo tanto, el gestor de tareas debe garantizar la asignación de cada nueva tarea y su interconexión, que se realiza a través de una red de interconexión flexible. En este artículo se estudian diversas arquitecturas de comunicación, en particular redes de interconexión. Cada arquitectura se evalúa en cuanto a su idoneidad para el paradigma de la reconfiguración dinámica y parcial en implementaciones de FPGA. Este estudio nos lleva a proponer la red DRAFT que soporta las restricciones de comunicación en el contexto de la reconfiguración dinámica. También presentamos DRAGOON, el generador automático de redes, que permite implementar y simular la topología DRAFT. Finalmente, DRAFT y las dos redes

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Por: Hindawi Publishing Corporation | Fecha: 2010

Las computadoras reconfigurables (RCs) con coprocesadores de hardware (FPGA) pueden lograr una mejora significativa en el rendimiento en comparación con las computadoras tradicionales basadas en microprocesadores para muchas aplicaciones científicas. La cantidad potencial de aceleración depende del paralelismo intrínseco de la aplicación objetivo, así como de las características de la plataforma objetivo. En este trabajo, utilizamos aplicaciones de procesamiento de imágenes como estudio de caso para demostrar cómo los diseños de hardware son parametrizados por la arquitectura del coprocesador, en particular la E/S de datos, es decir, la memoria local del dispositivo FPGA y la interconexión entre el FPGA y el microprocesador. La memoria local debe ser utilizada por aplicaciones que acceden a datos de forma aleatoria. Un caso típico que pertenece a esta categoría es el registro de imágenes. Por otro lado, una aplicación como la detección de bordes puede leer datos directamente a través de la interconexión de manera secuencial. Se implementan dos algoritmos diferentes de registro de imágenes, el algorit

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Por: Hindawi Publishing Corporation | Fecha: 2010

Se presenta una técnica para paralelizar múltiples bucles en un sistema informático heterogéneo. Los bucles primero se desenrollan y luego se dividen en múltiples tareas que se asignan al hardware reconfigurable. Se aplica una optimización orientada al rendimiento para encontrar el mejor factor de desenrollado para cada bucle bajo restricciones de tamaño del hardware. El enfoque se demuestra utilizando tres aplicaciones: reconocimiento de voz, procesamiento de imágenes y el problema N-Body. Los resultados experimentales muestran que se logra una aceleración máxima de 34 en un FPGA de 274 MHz para el problema N-Body sobre un microprocesador de 2.6 GHz, lo cual es 4.1 veces mayor que el de un enfoque sin desenrollado.

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Por: Hindawi Publishing Corporation | Fecha: 2010

Se presenta una arquitectura reconfigurable para estéreo denso como marco de observación para una implementación en tiempo real del problema de localización y mapeo simultáneos en robótica. El sensor reconfigurable detecta características puntuales a partir de pares de imágenes estéreo para utilizar en la etapa de actualización de la medición del procedimiento. Los principales bloques de hardware son un acelerador de estéreo de profundidad denso, un detector de esquinas de imagen izquierda y derecha, y una etapa que realiza una verificación de consistencia izquierda-derecha. Para la etapa del procesador estéreo, hemos implementado y probado un componente de emparejamiento global basado en una técnica de programación dinámica de máxima verosimilitud. El sistema incluye un procesador Nios II para el control de datos y una interfaz USB 2.0 para la comunicación con el host. Se utiliza un control remoto para guiar un vehículo equipado con una cabeza estéreo en un entorno interior. El algoritmo bayesiano FastSLAM se aplica con

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Por: Hindawi Publishing Corporation | Fecha: 2011

Se discute el marco de trabajo RapidRadio para la clasificación de señales y el despliegue de receptores. El marco de trabajo es una herramienta que mejora la productividad y reduce la base de conocimientos requerida para implementar un receptor en una plataforma SDR basada en FPGA. El objetivo final de este marco de trabajo es identificar señales desconocidas y construir receptores basados en FPGA capaces de recibirlas. Se discute la arquitectura del receptor desplegado por el marco de trabajo y su implementación. La capacidad del marco de trabajo para clasificar una señal y desplegar un receptor funcional se valida con experimentos en el aire.

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Por: Hindawi Publishing Corporation | Fecha: 2010

Los Alamos ha completado recientemente el último de una serie de Radios de Software Reconfigurables, que incorpora varias innovaciones clave tanto en el diseño de hardware como en los algoritmos. Debido a nuestro enfoque en aplicaciones satelitales, cada diseño debe extraer el mejor rendimiento en tamaño, peso y potencia posible del conjunto de piezas disponibles comercialmente (COTS) en el momento del diseño. Una parte importante de nuestro trabajo radica en determinar si una determinada pieza sobrevivirá en el espacio y cómo fallará bajo diversas condiciones de radiación espacial. Utilizando dos FPGAs Xilinx Virtex 4, hemos logrado un procesamiento de señal de 1 TeraOps/segundo en un flujo de datos de 1920 Megabits/segundo. Esta capacidad de procesamiento permite que algoritmos muy avanzados, como nuestro esquema de compresión de RF de banda ancha, operen en la fuente, lo que permite que las aplicaciones con restricciones de ancho de banda ofrezcan un rendimiento previamente inalcanzable. Este documento discutirá el diseño de la

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Por: Hindawi Publishing Corporation | Fecha: 2010

Los sistemas digitales modernos demandan cada vez más recursos electrónicos, por lo que las plataformas multiprocesador son una solución adecuada para ellos. Este enfoque proporciona mejores resultados en términos de área, velocidad y consumo de energía en comparación con los sistemas digitales uniprocesador tradicionales. Los sistemas multiprocesador reconfigurables son un tipo particular de sistema embebido, implementado utilizando hardware reconfigurable. Este artículo presenta una revisión de esta área de investigación emergente. Se presentan y clasifican varios sistemas de vanguardia publicados en este campo. También se discuten los métodos de diseño y los desafíos. Los avances en la tecnología FPGA están llevando a sistemas más potentes en términos de procesamiento y flexibilidad. La flexibilidad es uno de los puntos fuertes de este tipo de sistema, y los sistemas multiprocesador incluso pueden ser reconfigurados en tiempo de ejecución, permitiendo que el hardware se ajuste a las demandas de la aplicación.

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Por: Hindawi Publishing Corporation | Fecha: 2010

Proponemos nuevas arquitecturas de NoC de 3D con 2 capas y 3 capas que utilizan redes de malla regulares en una capa separada y una o dos capas de planificación de diseño. Estas arquitecturas combinan los beneficios de planos de piso heterogéneos compactos y de redes de malla regulares. Para demostrar estos beneficios, se propone una metodología de diseño que integra la planificación de diseño, la asignación de enrutadores y la simulación de NoC precisa en ciclos. La implementación del NoC en una capa separada ofrece un área adicional que puede utilizarse para mejorar el rendimiento de la red mediante el aumento del número de canales virtuales, el tamaño de los búferes o el tamaño de la malla. Los resultados experimentales muestran que aumentar el número de canales virtuales en lugar del tamaño de los búferes tiene un mayor impacto en el rendimiento de la red. Aumentar el tamaño de la malla puede mejorar significativamente el rendimiento de la red bajo la suposición de que la frecuencia de re

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Por: Hindawi Publishing Corporation | Fecha: 2011

Las matrices de compuertas programables en campo (FPGAs) y otros dispositivos de computación reconfigurables (RC) han demostrado ampliamente tener numerosas ventajas, incluyendo mejoras de rendimiento y consumo de energía del orden de magnitud en comparación con los microprocesadores para algunas aplicaciones. Desafortunadamente, el uso de FPGAs se ha limitado en gran medida a aplicaciones que presentan patrones de acceso a la memoria secuenciales, lo que impide la aceleración de aplicaciones importantes con patrones irregulares (por ejemplo, estructuras de datos basadas en punteros). En este documento, presentamos un patrón de diseño para el desarrollo de aplicaciones RC que serializa las travesías de estructuras de datos irregulares en línea en una caché de travesías, lo que permite que los datos correspondientes se transmitan de manera eficiente a la FPGA. El documento presenta un marco generalizado que beneficia a aplicaciones con travesías repetidas, las cuales pueden lograr una aceleración entre 7 y 29 veces más rápida que el software basado en punteros.

Fuente: Revista Virtual Pro Formatos de contenido: Otros