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Se encontraron 110737 resultados en recursos

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2009

La recuperación en 3D a partir del movimiento ha recibido un gran esfuerzo en los sistemas de visión por computadora en los últimos años. El problema principal radica en el número de operaciones y accesos a memoria que deben ser realizados por la mayoría de las técnicas existentes al ser traducidas a implementaciones de hardware o software. Este documento propone un procesador paralelo para la recuperación en 3D a partir del flujo óptico. Su característica principal es la máxima reutilización de datos y el bajo número de ciclos de reloj necesarios para calcular el flujo óptico, junto con la precisión con la que se logra la recuperación en 3D. Se presentan los resultados de la arquitectura propuesta, así como los de la síntesis del procesador.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2009

Los FPGAs de bajo costo tienen un número comparable de Bloques de Lógica Configurable (CLBs) con respecto a los FPGAs ricos en recursos, pero tienen muchas menos pistas de enrutamiento. Para las herramientas CAD, esta situación aumenta la dificultad de mapear con éxito un circuito en los FPGAs de bajo costo. En lugar de cambiar a FPGAs ricos en recursos, los diseñadores podrían emplear técnicas de agrupamiento basadas en la despoblación que subutilizan los CLBs, mejorando así la capacidad de enrutamiento al distribuir la lógica en la arquitectura. Sin embargo, todos los algoritmos de agrupamiento basados en la despoblación hasta la fecha aumentan el retardo en el camino crítico. En este documento, presentamos una técnica de agrupamiento basada en la despoblación no uniforme impulsada por temporización, T-NDPack, que apunta simultáneamente a las restricciones de retardo en el camino crítico y ancho de canal. T-NDPack ajusta la capacidad de CLB en función de la criticidad

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2010

La virtualización de los recursos de lógica, enrutamiento y comunicación en los dispositivos FPGA recientes puede proporcionar una mejora dramática en la eficiencia de costos para los sistemas de computación reconfigurables (RCSs). El trabajo presentado es una investigación de prueba de concepto para la virtualización de los recursos mencionados en dispositivos FPGA parcialmente reconfigurables con una arquitectura basada en mosaicos. Se han investigado, prototipado, probado y analizado los siguientes aspectos: (i) arquitectura de plataforma para el soporte de hardware de la asignación dinámica de Procesadores Virtuales Específicos de Aplicación (ASVPs), (ii) mecanismos para el ensamblaje de ASVPs en tiempo de ejecución en el chip utilizando Componentes de Hardware Virtuales (VHCs) como bloques de construcción, y (iii) mecanismos para la reubicación dinámica en el chip de VHCs en ranuras predeterminadas en el FPGA de destino. Todos los mecanismos y procedimientos anteriores han sido implement

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2010

El hardware reconfigurable dinámicamente combina el rendimiento del hardware con la flexibilidad similar a la del software y encuentra un uso creciente en sistemas en red. La capacidad de cargar módulos de hardware en tiempo de ejecución proporciona a estos sistemas un grado de adaptabilidad sin igual, pero al mismo tiempo plantea nuevos desafíos para la seguridad y la fiabilidad. En este artículo, profundizamos en la presentación del hardware que lleva pruebas (PCH) como un enfoque novedoso para la seguridad de sistemas reconfigurables. PCH toma un concepto clave de la seguridad del software, conocido como código que lleva pruebas, al dominio del hardware reconfigurable. Esbozamos el concepto de PCH y discutimos la verificación de equivalencia combinatoria en tiempo de ejecución como un primer problema de verificación en línea que aplica el concepto. Presentamos un flujo de herramientas prototipo y resultados experimentales que demuestran la viabilidad y el potencial del enfoque de PCH.

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Por: Hindawi Publishing Corporation | Fecha: 2010

Las redes de interconexión para procesadores multinúcleo están tradicionalmente diseñadas para servir a una diversidad de cargas de trabajo. Sin embargo, diferentes cargas de trabajo o incluso diferentes fases de ejecución de la misma carga de trabajo pueden beneficiarse de diferentes configuraciones de interconexión. En este documento, primero motivamos la necesidad de redes de interconexión adaptables a la carga de trabajo. Posteriormente, describimos un marco de red de interconexión basado en interruptores reconfigurables para su uso en procesadores multinúcleo de memoria compartida de mediana escala (hasta 32 núcleos). Nuestra red de interconexión reconfigurable y rentable se implementa en un interconector de bus compartido tradicional con coherencia basada en snoopy, y permite mejorar el rendimiento multinúcleo. La arquitectura de interconexión propuesta distribuye los núcleos del procesador en clústeres con lógica reconfigurable entre clústeres para admitir políticas adaptables a la carga de trabajo para la comunicación entre clúster

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Por: Hindawi Publishing Corporation | Fecha: 2010

Este documento primero presenta un estudio sobre los sumadores BCD clásicos a partir del cual se rediseña un sumador tipo cadena de acarreo para adaptarse a las plataformas FPGA de Xilinx. Se presentan nuevos conceptos para calcular las funciones de suma y acarreo con el propósito de optimización de la cadena de acarreo. Se presentan varios diseños alternativos. Luego, se presta atención a las implementaciones en FPGA de algoritmos de suma/resta para números BCD en complemento a 10. Se han diseñado circuitos tipo cadena de acarreo en LUT de 4 entradas (Virtex-4, Spartan-3) y LUT de 6 entradas (Virtex-5) en plataformas FPGA de Xilinx. Todos los diseños se presentan con las correspondientes cifras de rendimiento temporal y consumo de área. Los resultados se han comparado con implementaciones directas de un sumador de acarreo en cascada decimal y un sumador-restador binario en complemento a 2 en FPGA utilizando la lógica de acarreo dedicada, ambos realizados en la misma plataforma. Se han registrado

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Por: Hindawi Publishing Corporation | Fecha: 2010

La interpolación polinómica multivariada es un cálculo clave en muchas áreas de la ciencia y la ingeniería y, en nuestro caso, es crucial para la solución de la ingeniería inversa de redes genéticas modeladas por campos finitos. Se necesitan implementaciones más rápidas de tales algoritmos para hacer frente a la creciente cantidad y complejidad de datos genéticos. Presentamos un nuevo algoritmo basado en la interpolación de Lagrange para polinomios multivariados que no solo identifica variables redundantes en los datos y genera polinomios que contienen solo variables no redundantes, sino que también calcula exclusivamente en un conjunto de datos reducido. La implementación de este algoritmo en FPGA nos llevó a identificar una arquitectura basada en un arreglo sistólico útil para realizar tres subtareas de interpolación: cubierta booleana, distinción y adición de polinomios. Presentamos una generalización de estas tareas que simplifica su mapeo al arreglo sistólico, y consideraciones de control y almacenamiento para garantizar resultados correctos para secu

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Por: Hindawi Publishing Corporation | Fecha: 2010

Este documento presenta el diseño de un elemento de computación asíncrona reconfigurable, llamado celda cuádruple pulsada (PQ-cell), para la construcción de computadoras conformales. Las computadoras conformales son sistemas con una capacidad excepcional para adaptarse a las necesidades físicas y computacionales de una aplicación. Las PQ-cells, al igual que los autómatas celulares, se ensamblan en matrices, se comunican con las celdas vecinas y son colectivamente capaces de realizar computación general. Operan de forma asíncrona para escalar sin las limitaciones de un reloj global y para minimizar el consumo de energía. Las operaciones de las celdas son estimuladas por pulsos que viajan por diferentes cables para representar 0's y 1's. Las celdas se configuran individualmente para realizar lógica, mover y almacenar información, y coordinar actividades en paralelo. El diseño de la PQ-cell está dirigido a una tecnología CMOS de 0.25m. Las simulaciones muestran que una sola celda consume 15.6pJ por operación

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Por: Hindawi Publishing Corporation | Fecha: 2010

Las operaciones de punto flotante decimal son importantes para aplicaciones que no pueden tolerar errores de conversiones entre formatos binarios y decimales, por ejemplo, aplicaciones comerciales, financieras y de seguros. En este documento, presentamos un multiplicador decimal de punto fijo paralelo diseñado para aprovechar las características de las FPGA Virtex-5. Nuestro multiplicador se basa en esquemas de recodificación BCD, generación rápida de productos parciales y un árbol de reducción de sumadores de acarreo BCD-4221. Se pueden añadir etapas de canalización para apuntar a una baja latencia. Además, ampliamos el multiplicador con una unidad de producto escalar precisa para el formato de datos IEEE 754-2008 con el fin de proporcionar una operación importante con el menor error de redondeo posible. En comparación con un trabajo previamente publicado, en este documento mejoramos la arquitectura de la unidad de producto escalar precisa y la trasladamos a las FPGA Virtex-5. Esto reduce la latencia del multiplicador de punto fijo en un factor de dos y

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Por: Hindawi Publishing Corporation | Fecha: 2010

La reconfiguración parcial dinámica (DPR) nos permite adaptar los recursos de hardware para satisfacer los requisitos variables en tiempo de potencia, recursos o rendimiento. En este documento, presentamos dos nuevos sistemas de DPR que permiten implementaciones eficientes de filtros FIR 1D en dispositivos FPGA modernos. Para minimizar la región de reconfiguración parcial requerida (PRR), ambas implementaciones se basan en la aritmética distribuida. Para una PRR requerida más pequeña, el primer sistema solo permite cambios en los valores de los coeficientes del filtro mientras mantiene el resto de la arquitectura fija. El segundo sistema DPR permite la reconfiguración completa del filtro FIR mientras requiere una región PR más grande. Investigamos el rendimiento del sistema propuesto en términos de las tasas de reconfiguración dinámica. A bajas tasas de reconfiguración, los sistemas DPR pueden mantener caudales mucho más altos. También presentamos un ejemplo que demuestra que el sistema puede mantener un caudal de 10 Mega-muestras por segundo mientras se reconfigura completamente unas set

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