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Se encontraron 110737 resultados en recursos

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2009

Abordamos la síntesis automática de algoritmos DSP utilizando FPGAs. Implementaciones optimizadas de punto fijo se obtienen mediante la consideración de (i) un enfoque de múltiples longitudes de palabra; (ii) un datapath completo formado por recursos de longitud de palabra (es decir, unidades funcionales, multiplexores y registros); (iii) una métrica de uso de recursos a nivel de FPGA que permite una distribución eficiente de la tela lógica y los recursos DSP integrados. El artículo muestra (i) los beneficios de aplicar un enfoque de múltiples longitudes de palabra a la implementación de datapaths de punto fijo y (ii) los beneficios de un uso inteligente de los recursos FPGA integrados. El uso de un datapath completo de punto fijo conlleva mejoras de hasta el 35%. Y, la asignación inteligente de operaciones a recursos de FPGA (tela lógica y bloques integrados), gracias a la métrica de uso de recursos propuesta, conlleva mejoras de hasta el 54%.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2009

El alineamiento de secuencias biológicas es una herramienta esencial utilizada en biología molecular y aplicaciones biomédicas. El creciente volumen de datos genéticos y la complejidad del alineamiento de secuencias presentan un desafío para obtener resultados de alineamiento de manera oportuna. Los métodos conocidos para acelerar el alineamiento en hardware reconfigurable solo abordan la comparación de secuencias, limitan la longitud de la secuencia o presentan cuellos de botella de memoria y E/S. Se presenta un algoritmo y arquitectura de alineamiento global de secuencias eficiente en espacio que acelera el escaneo hacia adelante y la retrotrazabilidad en hardware sin limitaciones de memoria y E/S. Con 256 elementos de procesamiento en tecnología FPGA, se demuestra una ganancia de rendimiento de más de 300 veces la de una computadora de escritorio en longitudes de secuencia de 16000. Para lograr un mayor rendimiento, la arquitectura es escalable a más elementos de procesamiento.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2009

El diseño de aceleradores multimedia flexibles que puedan adaptarse a múltiples algoritmos se está persiguiendo de forma agresiva en la comunidad de procesadores de medios. Tal enfoque está justificado en la era de la tecnología sub-45nm donde un componente de potencia de fuga cada vez más dominante está obligando a los diseñadores a hacer el mejor uso posible de los recursos en el chip. En este artículo presentamos un análisis de dos operaciones basadas en ventanas comúnmente utilizadas (suma de diferencias absolutas y error cuadrático medio) a través de una variedad de patrones de búsqueda y tamaños de bloque (, , etc.). Proponemos una arquitectura adaptable al contexto que tiene (i) un arreglo sistólico 2D configurable y (ii) un Arreglo de Registros Configurables (CRA) 2D. CRA puede adaptarse a patrones variables de acceso de píxeles mientras reutiliza los píxeles obtenidos a lo largo de las ventanas de búsqueda. Los beneficios de la arquitectura propuesta en comparación con otras 15 arquitecturas public

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2009

Este documento presenta un concepto para un controlador SDRAM dirigido a plataformas de procesamiento de video con unidades de procesamiento reconfigurables dinámicamente (RPUs). Un algoritmo de arbitraje de prioridad proporciona la calidad de servicio (QoS) requerida y admite la transmisión de datos de alta velocidad de bits de múltiples clientes. Conforme a las estructuras de datos de video comunes, el controlador organiza la memoria en particiones, cuadros, líneas y píxeles. El nivel elevado de abstracción reduce drásticamente la complejidad de la lógica de direccionamiento de los clientes. Su estructura de interfaz uniforme facilita las instanciaciones en sistemas con diversos clientes. Además de los controladores SDRAM para aplicaciones regulares, se deben satisfacer las demandas especiales de las plataformas reconfigurables. El objetivo de este trabajo es minimizar el número de macros de bus requeridos, lo que conduce a restricciones de colocación y enrutamiento relajadas y a la reducción del número de rutas críticas de diseño. Se presenta un protocolo

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2009

Se presenta un enfoque de diseño automatizado para sistemas multiprocesador en FPGAs que personaliza arquitecturas para programas paralelos al resolver simultáneamente los problemas de asignación de tareas, asignación de recursos y programación. Esta última considera los efectos de la programación preemptiva de prioridad fija para garantizar los requisitos de tiempo real, abarcando así un amplio espectro de aplicaciones integradas. Al ser inherentemente un problema de optimización combinatoria, el espacio de diseño se modela utilizando ecuaciones lineales que capturan parámetros de diseño de alto nivel. Luego se presenta una comparación de dos métodos para resolver las instancias resultantes del problema. El objetivo es estudiar qué tan bien se pueden aprovechar los avances recientes en satisfacción proposicional (SAT) y, por lo tanto, la Programación de Conjuntos de Respuestas (ASP) para automatizar el diseño de sistemas multiprocesador flexibles. La Programación Lineal Entera (ILP) se toma como referencia, donde se sintetizan arquitecturas para el procesamiento de señales de banda base IEEE 802.11

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2010

Please provide the text you would like me to translate from English to Spanish.

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Por: Hindawi Publishing Corporation | Fecha: 2009

Los dispositivos FPGA han surgido como una plataforma popular para la prototipación rápida de aplicaciones de Redes Neuronales Espiking (SNNs) biológicas, ofreciendo el requisito clave de reconfigurabilidad. Sin embargo, los FPGAs no realizan de manera eficiente los modelos de neuronas y sinapsis biológicamente plausibles de SNNs, y las estructuras de enrutamiento actuales de los FPGAs no pueden acomodar los altos niveles de conectividad interneuronal inherentes en SNNs complejos. Este artículo destaca y discute los desafíos actuales de implementar SNNs escalables en FPGAs reconfigurables. El artículo propone una nueva arquitectura de red neuronal programable en campo (EMBRACE), que incorpora neuronas espiking analógicas de bajo consumo, interconectadas mediante una arquitectura de Network-on-Chip. Se presentan los resultados de la evaluación de la arquitectura EMBRACE utilizando el problema de referencia XOR, y se discute el rendimiento de la arquitectura. El artículo también discute la

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Por: Hindawi Publishing Corporation | Fecha: 2009

La estimación de canal en sistemas de comunicación inalámbrica generalmente se logra mediante la inserción, junto con la información, de una serie de símbolos conocidos, cuyo análisis se utiliza para definir los parámetros de los filtros que eliminan la distorsión de los datos. Sin embargo, una parte del ancho de banda disponible debe destinarse a estos símbolos. Hasta ahora, ninguna solución alternativa ha demostrado ser completamente satisfactoria para uso comercial, pero una técnica que parece prometedora es el entrenamiento superpuesto (ST). Este trabajo describe una implementación híbrida de software-hardware en FPGA de un algoritmo reciente que pertenece a la familia ST, conocido como Entrenamiento Superpuesto Dependiente de Datos (DDST), que no necesita ancho de banda adicional para sus secuencias de entrenamiento (TS) ya que las agrega aritméticamente a los datos. DDST también agrega una tercera secuencia conocida como secuencia dependiente de datos, que elimina la interferencia causada por los datos sobre los TS. Dado que la carga computacional

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Por: Hindawi Publishing Corporation | Fecha: 2009

Este documento presenta la parte de enseñanza de computación reconfigurable de un curso de maestría en ciencias de la computación (primer año) sobre arquitecturas paralelas. Las sesiones de trabajo práctico de este curso se basan en la pedagogía activa utilizando el aprendizaje basado en problemas, enfocado en el diseño de una arquitectura reconfigurable para la implementación de una clase de aplicación de algoritmos de procesamiento de imágenes. Mostramos cómo los pasos sucesivos de este proyecto permiten al estudiante experimentar con varios conceptos fundamentales de computación reconfigurable en diferentes niveles. Experimentos específicos incluyen la explotación del paralelismo arquitectónico, el flujo de datos y el diseño basado en componentes comunicativos, y las compensaciones entre configurabilidad y especificidad.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2009

Los diseños de sistemas en chip reconfigurables en tiempo de ejecución para FPGAs plantean múltiples demandas sobre la arquitectura del sistema subyacente y las capacidades de las herramientas de diseño. La arquitectura del sistema debe soportar las cambiantes necesidades de comunicación de un número variable de unidades de procesamiento asignadas a diversas ubicaciones. Las herramientas de diseño deben admitir una colocación arbitraria de módulos de procesamiento y el ajuste de los límites de las regiones reconfigurables al tamaño de los módulos de procesamiento realmente instanciados. Mientras que pocos trabajos abordan el diseño de arquitecturas de sistemas flexibles, el ajuste de los límites de las regiones reconfigurables al tamaño de los módulos de procesamiento realmente instanciados casi nunca se considera debido a limitaciones de las herramientas de diseño. En este artículo se presenta una técnica para sortear esta restricción. Permite la reasignación del área reconfigurable a un número diferente de regiones reconfigurables de tamaños individuales. Esta técnica está integr

Fuente: Revista Virtual Pro Formatos de contenido: Otros