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Se encontraron 110737 resultados en recursos

Exclusivo BibloRed

Por: Hindawi | Fecha: 2019

Resolver sistemas lineales tridiagonales diagonalmente dominantes es un problema común en la computación científica de alto rendimiento (HPC). Además, cada vez es más común que las plataformas de HPC utilicen una combinación heterogénea de dispositivos de computación. Si bien es deseable diseñar implementaciones más rápidas de solucionadores de sistemas lineales paralelos, las preocupaciones sobre el consumo de energía están aumentando en prioridad. Este trabajo presenta la rutina. La rutina es una implementación heterogénea de OpenCL del algoritmo SPIKE truncado que puede utilizar FPGAs, GPUs y CPUs para acelerar simultáneamente la resolución de sistemas lineales tridiagonales diagonalmente dominantes. La rutina está diseñada para resolver sistemas tridiagonales de cualquier tamaño y puede asignar dinámicamente cargas de trabajo optimizadas a cada acelerador en un entorno heterogéneo dependiendo del rendimiento de cálculo de los aceleradores. El solucionador FPGA truncado SPIKE se desarrolla primero para optimizar el rendimiento del kernel del dispositivo OpenCL, el an

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi | Fecha: 2019

Recientemente, la Máquina de Estados Finitos Reconfigurable ha llamado la atención de los investigadores para aplicaciones de procesamiento de señales en múltiples etapas. La síntesis óptima de la máquina de estados finitos reconfigurable con multiplexación de entrada (Reconfigurable FSMIM) se realiza mediante el algoritmo húngaro basado en heurística codiciosa iterativa (IGHA). El problema principal relacionado con IGHA es la desintegración de una técnica de codificación de estados. Este artículo propone la integración de IGHA con la asignación de estados utilizando un enfoque de descenso de gradiente basado en función de barrera logarítmica para reducir el consumo de hardware de Reconfigurable FSMIM. Se han realizado experimentos utilizando benchmarks de MCNC FSM que ilustran una mejora significativa en área y velocidad sobre otras arquitecturas durante la implementación en matrices de compuertas programables en campo (FPGA).

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi | Fecha: 2019

Las aplicaciones de video integradas están ahora involucradas en sistemas de transporte sofisticados como vehículos autónomos y sistemas de asistencia al conductor. A medida que la capacidad de silicio aumenta, la brecha de productividad en el diseño se amplía para las herramientas de diseño disponibles actualmente. Por lo tanto, las herramientas de síntesis de alto nivel (HLS) surgieron con el fin de reducir esa brecha al trasladar los esfuerzos de diseño a niveles de abstracción superiores. En este artículo, presentamos ViPar como una herramienta para explorar diferentes arquitecturas de procesamiento de video a un nivel de diseño superior. Primero, propusimos un modelo arquitectónico paralelo parametrizable dedicado a aplicaciones de video. En segundo lugar, apuntando a este modelo arquitectónico, desarrollamos la herramienta ViPar con dos características principales: (1) Se introdujo un modelo empírico para estimar el consumo de energía basado en la utilización de hardware y la frecuencia de operación. Además de eso, derivamos las ecuaciones para estimar la utilización de hardware

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Por: Hindawi | Fecha: 2019

Los FPGAs modernos (Matrices de Puertas Programables en Campo) están cobrando cada vez más importancia en el desarrollo de sistemas embebidos. Dentro de estos FPGAs, a menudo se utilizan procesadores de núcleo suave para resolver una amplia gama de tareas diferentes. Los procesadores de núcleo suave son una forma rentable y eficiente en tiempo para realizar sistemas embebidos. Al utilizar todo el potencial de los FPGAs, es posible reconfigurar dinámicamente partes de ellos durante el tiempo de ejecución sin necesidad de detener el dispositivo. Esta característica se llama reconfiguración parcial dinámica (DPR). Si se desea aplicar el enfoque DPR en un procesador de núcleo suave específico de aplicación en tiempo real, se debe crear una arquitectura que garantice el cumplimiento estricto de la restricción de tiempo real en todo momento. En este documento se presenta un método novedoso que aborda este problema, y se describe su realización. En el primer paso, se presenta un procesador de núcleo suave especializable para aplic

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Por: Hindawi | Fecha: 2019

Durante los últimos años, las redes neuronales convolucionales se han utilizado para diferentes aplicaciones, gracias a su potencial para llevar a cabo tareas utilizando un número reducido de parámetros en comparación con otros enfoques de aprendizaje profundo. Sin embargo, las restricciones de consumo de energía y huella de memoria, típicas de las aplicaciones en el borde y portátiles, suelen chocar con los requisitos de precisión y latencia. Por estas razones, los aceleradores de hardware comerciales se han vuelto populares, gracias a su arquitectura diseñada para la inferencia de modelos generales de redes neuronales convolucionales. Sin embargo, las matrices de compuertas programables en campo representan una perspectiva interesante ya que ofrecen la posibilidad de implementar una arquitectura de hardware adaptada a un modelo específico de red neuronal convolucional, con resultados prometedores en términos de latencia y consumo de energía. En este artículo, proponemos un acelerador de hardware completo en chip basado en matrices de compuertas programables en campo para una red neuronal convol

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Por: Hindawi | Fecha: 2019

La topología del árbol binario generalmente no logra atraer implementaciones de redes en chip (NoC) debido a su baja banda de bisectriz. Se proponen los árboles gordos para aliviar este problema mediante el uso de enlaces cada vez más gruesos para conectar los conmutadores hacia el nodo raíz. Este esquema es muy eficiente en redes interconectadas como las redes de computadoras, que utilizan conmutadores genéricos para la interconexión. En un contexto de NoC, especialmente para las matrices de compuertas programables en campo (FPGAs), los árboles gordos requieren conmutadores más complejos a medida que nos movemos hacia arriba en la jerarquía. Esto restringe la frecuencia de reloj máxima a la que opera la red y compensa el mayor ancho de banda logrado mediante el uso de enlaces más gruesos. En este documento, discutimos la implementación de un NoC basado en árbol binario, que logra un mejor ancho de banda al variar la frecuencia de reloj entre los conmut

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Por: Hindawi | Fecha: 2019

Hoy en día, existe una gran cantidad de código científico heredado en uso que podría beneficiarse de la ejecución en dispositivos aceleradores como GPUs y FPGAs. La traducción manual de dicho código heredado a código paralelo específico del dispositivo requiere un esfuerzo manual significativo y es un obstáculo importante para una adopción más amplia de las FPGAs. Estamos desarrollando un compilador optimizador automatizado llamado TyTra para superar este obstáculo. El flujo de TyTra tiene como objetivo compilar automáticamente código Fortran heredado para aceleración basada en FPGA, aplicando optimizaciones adecuadas. Presentamos el flujo con un enfoque en dos optimizaciones clave, automática y . Nuestro frontend del compilador extrae patrones del código Fortran heredado que pueden ser pipelined y vectorizados. El backend primero crea pipelines de grano fino y grueso y luego vectoriza automáticamente tanto el acceso a memoria como la ruta de datos basado en un modelo de costos, generando una solución de trabajo híbrida OpenCL-HDL para objetivos de FPGA en la

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Por: Hindawi | Fecha: 2019

La Redes Definidas por Software (SDN) nos muestran un panorama prometedor para implementar los servicios exigentes de manera rápida y rentable. Hasta ahora, la mayoría de los casos de uso de SDN se implementan en redes empresariales/campus y en redes de centros de datos. Sin embargo, al aplicar SDN a las redes a gran escala, como la Red de Área Amplia (WAN), se sospecha que la demora de extremo a extremo en el recorrido de los paquetes es muy grande y necesita ser investigada más a fondo. Además, la restricción de tiempo estricta es la piedra angular para las aplicaciones en tiempo real en SDN. Comprender la demora de los paquetes en las grandes redes basadas en SDN es crucial para el diseño adecuado de la arquitectura de conmutadores y la optimización de algoritmos de red como los algoritmos de control de flujo. En este documento, presentamos una exploración sistemática exhaustiva sobre la demora de extremo a extremo en SDN que consta de múltiples nodos, ex

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Por: Hindawi | Fecha: 2019

Los Field Programmable Gate Array (FPGA) están atrayendo una atención significativa tanto de la industria como de la academia al acelerar aplicaciones computacionalmente costosas y lograr un bajo consumo de energía. Las FPGA son interesantes debido a la flexibilidad y reconfigurabilidad de sus dispositivos. La computación en la nube se está convirtiendo en una tendencia importante hacia la desmaterialización de la infraestructura y los recursos informáticos. Proporciona capacidades de almacenamiento ilimitadas y una gran cantidad de datos y aplicaciones que facilitan la colaboración entre múltiples diseñadores (no específicos de un dominio). Muchos trabajos en la literatura han examinado la nube y las FPGA por separado y, más precisamente, sus servicios y desafíos. Se espera que la aceleración de aplicaciones por FPGA y las capacidades ilimitadas de la nube sean cada vez más omnipresentes. A medida que se despliegan más y más FPGA en la nube tradicional, es apropiado aclarar qué es la nube FPGA y qué desventajas del uso de FPGA local se resuelven

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Por: Hindawi | Fecha: 2020

La tolerancia a la radiación en FPGAs es un campo de investigación importante, especialmente para la computación confiable en la electrónica utilizada en misiones aeroespaciales y satelitales. La motivación detrás de esta investigación es la degradación de la confiabilidad en el hardware FPGA debido a efectos de eventos únicos causados por partículas de radiación. La redundancia es una técnica comúnmente utilizada para mejorar la capacidad de tolerancia a fallas de aplicaciones sensibles a la radiación. Sin embargo, la redundancia conlleva un sobrecosto en términos de consumo excesivo de área, latencia y disipación de energía. Además, las implementaciones de circuitos redundantes varían en estructura y uso de recursos con los algoritmos de inserción de redundancia, así como con el número de etapas redundantes utilizadas. El entorno de radiación varía durante el tiempo de operación de la misión dependiendo de la órbita y las condiciones meteorológicas espaciales. Por lo tanto, los sobrecostos debido a la redundancia también deben optimizarse en tiempo de

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