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Se encontraron 110737 resultados en recursos

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2015

Mostramos las ventajas del diseño modular y jerárquico en la obtención de software tolerante a fallos. La modularidad permite la identificación de unidades de software defectuosas simplificando operaciones clave, como la eliminación y sustitución de software. Describimos tres enfoques para reparar software defectuoso basados en la replicación, a saber, Replicación Pasiva, Replicación N-Versión y Replicación Activa, basados en componentes modulares. Mostramos que el elemento clave para representar estas tácticas es la capacidad de realizar cambios en las topologías de software. Consideramos la movilidad jerárquica como una operación útil para introducir nuevas unidades de software para reemplazar las defectuosas. Para fines ilustrativos, utilizamos un formalismo de especificación de software jerárquico, modular y auto-modificable, y su implementación en el marco de trabajo.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2015

Los contadores paralelos generalizados (GPCs) se utilizan en la construcción de árboles de compresores de alta velocidad. Trabajos anteriores se han centrado en utilizar la cadena de acarreo rápida y mapear la lógica en Tablas de Búsqueda (LUTs). Este mapeo no es óptimo en el sentido de que el tejido de LUT no se utiliza completamente. Esto resulta en GPCs de baja eficiencia. En este trabajo, presentamos una heurística que mapea eficientemente la lógica del GPC en el tejido de LUT. Hemos utilizado nuestra heurística en varios GPCs y hemos logrado una mejora en la eficiencia que va del 33% al 100% en la mayoría de los casos. Los resultados experimentales utilizando FPGAs de 5ª, 6ª y 7ª generación de Xilinx y dispositivos Stratix IV y V de Altera muestran una reducción considerable en la utilización de recursos y la disipación de potencia dinámica, con casi el mismo retardo en el camino crítico.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2015

La Red-en-Chip (NoC) está emergiendo rápidamente como una alternativa de comunicación en chip para los System-on-Chips (SoCs) de muchos núcleos. Sin embargo, diseñar un NoC de alto rendimiento y baja latencia con bajo sobrecosto de área ha seguido siendo un desafío. En este artículo, presentamos una microarquitectura de NoC con latencia de dos ciclos de reloj. Se propone una técnica eficiente de enmascaramiento de solicitudes para combinar la asignación de canales virtuales (VC) con la asignación de interruptores de manera no especulativa. Nuestra arquitectura de NoC propuesta está optimizada en términos de sobrecarga de área, frecuencia de operación y calidad de servicio (QoS). Evaluamos nuestro NoC frente a CONNECT, un diseño de NoC de baja latencia de código abierto dirigido a matrices de puertas programables en campo (FPGA). Los resultados experimentales en varios dispositivos FPGA muestran que nuestro enrutador NoC supera a CONNECT con una reducción del 50% en la utilización de

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2015

La clasificación de paquetes se ha convertido en una función clave para habilitar futuros esquemas de redes basadas en flujos. A medida que la capacidad de la red aumenta y se despliegan nuevos servicios, se requiere tanto un alto rendimiento como la reconfigurabilidad para las arquitecturas de clasificación de paquetes. La tecnología FPGA puede proporcionar el mejor equilibrio entre ellos. Sin embargo, hasta la fecha, las etapas de búsqueda se han desarrollado principalmente como esquemas independientes de la etapa de clasificación, lo que dificulta su integración eficiente en FPGAs. En este contexto, proponemos una nueva interpretación del problema de búsqueda en el contexto general de la clasificación de paquetes, que permite comparar los esquemas de búsqueda existentes sobre una base común. A partir de este análisis, identificamos nuevas oportunidades para la optimización de esquemas de búsqueda y sus correspondientes esquemas de clasificación en FPGA. En particular, nos centramos en el candidato más adecuado para las necesidades futuras de redes y proponemos optimizaciones para el mismo.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2015

El documento presenta una nueva celda de SRAM de 8T con compuertas de paso de acceso reemplazadas por lógica de transistor de paso PMOS modificado. En comparación con la celda de SRAM de 6T, la celda propuesta logra un SNM de lectura 3.5 veces mayor y un SNM de escritura 2.4 veces mayor con una mejora del 16.6% en la distribución de SINM (margen de ruido de corriente estática) a expensas de un WTI (corriente de disparo de escritura) 7 veces menor a 0.4V de voltaje de alimentación, manteniendo una estabilidad similar en modo de espera. La celda de SRAM de 8T propuesta muestra mejoras en términos de una reducción de 7.735 veces en la dispersión promedio de la potencia en espera, un 2.61 veces menos en el tiempo promedio de acceso de escritura, y un 1.07 veces menos en el tiempo promedio de acceso de lectura con un voltaje de alimentación que varía de 0

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Por: Hindawi Publishing Corporation | Fecha: 2015

Un FPGA tiene una capacidad de enrutamiento finita debido a la cual un número considerable de circuitos altamente densos no logran mapearse en una arquitectura ligeramente subdimensionada. La alta demanda de interconexión en las regiones congestionadas no es satisfecha por los recursos disponibles, como resultado de lo cual el circuito se vuelve no enrutado para esa arquitectura en particular. En este artículo, presentamos un nuevo enfoque de ubicación que se basa en un proceso natural llamado difusión. Nuestro colocador intenta minimizar la congestión de enrutamiento distribuyendo de manera uniforme la demanda de interconexión en un chip de FPGA. Para los 20 circuitos de referencia MCNC, nuestro algoritmo redujo el ancho del canal para 15 circuitos. Los resultados mostraron en promedio una reducción del ~33% en la desviación estándar del uso de interconexión a expensas de una penalización promedio del ~13% en el retraso de la ruta crítica. También se observó una ganancia máxima en el ancho del canal del

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Por: Hindawi Publishing Corporation | Fecha: 2015

Los sistemas empotrados modernos se están modelando como Sistemas de Computación de Alta Velocidad Reconfigurables (RHSCS) donde el Hardware Reconfigurable, es decir, la Matriz de Puertas Programable en Campo (FPGA), y los procesadores softcore configurados en la FPGA actúan como elementos de computación. A medida que la complejidad del sistema aumenta, las metodologías eficientes de distribución de tareas son esenciales para obtener un alto rendimiento. Una metodología dinámica de distribución de tareas basada en la política Minimum Laxity First (MLF) (DTD-MLF) distribuye dinámicamente las tareas de una aplicación en el RHSCS y utiliza efectivamente los recursos disponibles del RHSCS. La metodología DTD-MLF aprovecha los parámetros de diseño en tiempo de ejecución de una aplicación representados como un DAG y considera los atributos de las tareas en el DAG y los recursos de computación para distribuir las tareas de una aplicación en el RHSCS. En este documento, hemos descrito el modelo DTD-MLF y verificado su efectividad

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Por: Hindawi Publishing Corporation | Fecha: 2015

Las matrices de compuertas programables en campo (FPGAs, por sus siglas en inglés) ofrecen una tecnología prometedora que puede mejorar el rendimiento de muchas aplicaciones de computación de alto rendimiento y embebidas. Sin embargo, a diferencia de las herramientas de diseño de software, el estado relativamente inmaduro de las herramientas de FPGA limita significativamente la productividad y, consecuentemente, impide la adopción generalizada de la tecnología. Por ejemplo, el proceso de diseño-traducción-ejecución (DTE) a menudo debe iterarse para cumplir con los requisitos de la aplicación. Trabajos anteriores han permitido la exploración del espacio de diseño basada en modelos para reducir las iteraciones de DTE, pero están limitados por la falta de una predicción precisa basada en modelos de parámetros clave de diseño, siendo el más importante de ellos la frecuencia de reloj. En este documento, presentamos una metodología de modelado y diseño a nivel de núcleo (CMD) que permite el modelado de aplicaciones de FPGA a un nivel abstracto y, al mismo tiempo, produce

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Por: Hindawi Publishing Corporation | Fecha: 2015

Las FPGA son conocidas por permitir enormes ganancias en rendimiento y eficiencia para aplicaciones adecuadas, pero aún requieren esfuerzos de diseño reducidos y ciclos de desarrollo más cortos para una adopción más amplia. En este trabajo, comparamos el rendimiento resultante de dos conceptos de diseño que de diferentes maneras prometen tal aumento de productividad. Como punto de partida común, empleamos un enfoque de diseño centrado en el núcleo, donde los puntos calientes computacionales en una aplicación son identificados y acelerados individualmente en FPGA. Mediante una aplicación de emparejamiento estéreo compleja, evaluamos dos filosofías de diseño y enfoques fundamentalmente diferentes para implementar los núcleos requeridos en las FPGA. En el primer enfoque de implementación, diseñamos núcleos de flujo de datos especializados individualmente en un lenguaje de programación espacial para una plataforma FPGA de Maxeler; en el enfoque de diseño alternativo, apuntamos a un coprocesador vectorial con longitudes de vector grandes, que se implementa como una forma

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Por: Hindawi Publishing Corporation | Fecha: 2015

El mapeo de núcleos ha sido una actividad importante en el diseño de sistemas basados en NoC con el objetivo de encontrar la mejor ubicación topológica en la NoC, de manera que las métricas de interés puedan ser optimizadas en gran medida. En los últimos años, los sistemas reconfigurables parciales (PRSs) han incluido las Redes-en-Chip (NoCs) como su estructura de comunicación, lo que añade complejidad al problema de mapeo. Varios trabajos han propuesto arquitecturas específicas y robustas de NoC para PRSs, formando redes indirectas e irregulares, en cuyos casos los problemas de mapeo y ubicación deben ser tratados conjuntamente. La ubicación se refiere a la posición física de esos núcleos dentro del dispositivo reconfigurable. Hasta ahora, que sepamos, el problema de mapeo-ubicación para ese tipo de arquitecturas aún no ha sido abordado. En este trabajo, se propone la formalización del problema para la ubicación y mapeo de núcleos de hardware en tiempo

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