Saltar navegación e ir al contenido principal

Estás filtrando por

Se encontraron 110737 resultados en recursos

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2013

En las comunicaciones digitales, una cadena de recepción habitual requiere muchas etapas de procesamiento de señales digitales para filtrado y reducción de la tasa de muestreo. Para aplicaciones en satélites, esta necesidad está fuertemente limitada por los recursos de hardware muy limitados disponibles en los FPGAs calificados para el espacio. Este breve artículo se centra en la implementación de una doble cadena de 14 etapas de filtros de banda media en cascada más decimadores 2:1 para señales complejas (en fase y cuadratura) con recursos de hardware mínimos, utilizando una pequeña porción de un FPGA Aeroflex UT6325, como parte de un receptor diseñado para un canal de comando y telemetría de baja velocidad de datos.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2014

La multiplicación es una operación común en muchas aplicaciones y existen varios tipos de operaciones de multiplicación. Los flujos actuales de síntesis de alto nivel (HLS) generalmente tratan todas las operaciones de multiplicación de manera igual y sin distinguir entre ellas, lo que lleva a un mapeo ineficiente a los recursos. Este documento propone algoritmos para identificar automáticamente los diferentes tipos de operaciones de multiplicación e investiga el conjunto de estos diferentes tipos de operaciones de multiplicación. Esto lo distingue de trabajos anteriores donde se han investigado estrategias de mapeo para un tipo individual de operación de multiplicación y se asume que se conoce el tipo de operación de multiplicación. También se propone un nuevo modelo de costos, independiente del dispositivo y las herramientas de síntesis, para establecer prioridad entre los diferentes tipos de operaciones de multiplicación para mapear a bloques DSP en chip. Este modelo de costos es utilizado por un análisis propuesto y una estrategia de mapeo basada en prioridades dirigida a hacer un uso eficiente de los bloques DSP en

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2014

Este documento presenta un nuevo descriptor de características llamado TreeBASIS que proporciona mejoras en el tamaño del descriptor, tiempo de cálculo, velocidad de emparejamiento y precisión. Este nuevo descriptor utiliza un árbol de vocabulario binario que se calcula utilizando imágenes de diccionario de base y un conjunto de prueba de imágenes de región de características. Para facilitar la implementación en tiempo real, una imagen de región de características se cuantifica de forma binaria y el vector cuantificado resultante se pasa al árbol de vocabulario BASIS. Luego se calcula una distancia de Hamming entre la imagen de región de características y el nodo para determinar la rama tomada y se guarda el camino que sigue la imagen de región de características como un descriptor. El descriptor de características TreeBASIS es un excelente candidato para la implementación en hardware debido a su tamaño de descriptor reducido y al hecho de que los descriptores se pueden crear y las características pueden emparejarse sin el uso de operaciones de punto flotante. El descriptor TreeBASIS es más eficiente en términos computacionales y de espacio que otros descriptores como BASIS,

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2014

El Computador Digital de Rotación COordinada (CORDIC) es un método efectivo que se utiliza en aplicaciones de procesamiento de señales digitales para calcular diversas funciones trigonométricas, hiperbólicas, lineales y trascendentales. Este artículo presenta las bases teóricas y la implementación práctica del generador basado en CORDIC circular (seno-coseno). Los resultados de síntesis de este generador basado en Altera Stratix III FPGA (EP3SL340F1517C2) utilizando Quartus II versión 9.0 muestran que la arquitectura híbrida propuesta reduce significativamente la latencia (reducción del 42%) con una pequeña sobrecarga de área, en comparación con la versión convencional. El algoritmo propuesto ha sido simulado para la evaluación de las funciones seno y coseno, y se ha verificado que la precisión es comparable con el algoritmo convencional.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2014

Los sistemas autoadaptativos necesitan monitorearse a sí mismos, para verificar su comportamiento interno y las suposiciones de diseño sobre las entradas y condiciones en tiempo de ejecución. Este tipo de monitoreo para sistemas autoadaptativos puede incluir la recopilación de estadísticas sobre dichos sistemas, lo cual puede ser intensivo en computación (para estadísticas detalladas) y, por lo tanto, consumir mucho tiempo, con posibles impactos negativos en el tiempo de respuesta autoadaptativo. Para mitigar esta limitación, ampliamos la técnica de afirmaciones en tiempo de ejecución en circuito para cubrir afirmaciones estadísticas en hardware. Los diseños presentados implementan varios operadores estadísticos que pueden ser explotados por sistemas autoadaptativos; se desarrolla una optimización novedosa para reducir el número de operadores por pares de a . Para ilustrar la practicidad y relevancia industrial de nuestro enfoque propuesto, evaluamos nuestros diseños, elegidos de una clase de posibles escenarios de aplicación, por su uso de recursos y los compromisos entre implementaciones de hardware y software.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2014

Estamos proponiendo una metodología de diseño para un MPSoC homogéneo tolerante a fallos que tiene objetivos de diseño adicionales que incluyen bajo sobrecarga de hardware y rendimiento. Hemos implementado tres metodologías FT diferentes en MPSoCs y las hemos comparado con las restricciones definidas. La comparación de estas metodologías FT se lleva a cabo modelando sus arquitecturas en VHDL-RTL, en FPGA Spartan 3. Los resultados obtenidos a través de simulaciones nos ayudaron a identificar el esquema más relevante en términos de las restricciones de diseño dadas.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2014

La proliferación de aplicaciones mutuamente excluyentes en circuitos y el mayor costo del silicio hacen que el uso compartido de recursos sea cada vez más importante. Las herramientas de síntesis de última generación a menudo pueden resultar insatisfactorias. Su eficiencia puede depender del estilo de descripción de hardware. Sin embargo, hoy en día, diferentes aplicaciones en un circuito pueden ser desarrolladas por diferentes programadores. Este artículo propone un método eficiente para mejorar el uso compartido de recursos entre aplicaciones mutuamente excluyentes sin depender del estilo de codificación. Aprovecha la posibilidad de compartir recursos como se hace en FPGA y de múltiples funciones predefinidas como en ASIC.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2014

Una variedad de plataformas, como los vehículos micro-no tripulados, están limitados en la cantidad de hardware computacional que pueden soportar debido a restricciones de peso y potencia. Un algoritmo eficiente de visión estéreo implementado en un FPGA sería capaz de minimizar la carga útil y el consumo de energía en vehículos micro-no tripulados, al tiempo que proporciona información en 3D y dejando recursos computacionales disponibles para otras tareas de procesamiento. Este trabajo presenta un diseño de hardware del eficiente algoritmo de visión estéreo de coincidencia de forma de perfil. Se presenta el uso de recursos de hardware para la plataforma micro-UV Helio-copter, que utiliza el FPGA Xilinx Virtex 4 FX60. Menos de una quinta parte de los recursos en este FPGA se utilizaron para producir mapas de disparidad densos para tamaños de imagen de hasta 450 375, con la capacidad de escalar fácilmente aumentando el uso de BRAM. Se realiza una comparación de la precisión, el rendimiento de velocidad y el uso de recursos de una implementación de FPGA de visión

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2014

Para satisfacer las altas demandas de rendimiento de las aplicaciones multimedia integradas, los sistemas integrados están incorporando múltiples unidades de procesamiento. Sin embargo, en su mayoría se basan en una metodología de diseño de lógica personalizada. El diseño de sistemas multicore paralelos utilizando propiedades intelectuales estándar disponibles y a la vez manteniendo un alto rendimiento es también un problema desafiante. Los procesadores de núcleo suave y las matrices de compuertas programables en campo (FPGAs) son una opción económica y rápida para desarrollar y probar dichos sistemas. Este documento describe una metodología de diseño basada en FPGA para implementar un prototipo rápido de sistemas multicore paramétricos. También se presenta un estudio sobre la viabilidad de crear el SoC utilizando el núcleo de procesador suave NIOS II de Altera. El NIOS II cuenta con una arquitectura de CPU RISC de propósito general diseñada para abordar una amplia gama de aplicaciones. Se discute el rendimiento de la arquitectura implementada, y también se utilizan algunas aplicaciones

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2015

El Puerto de Acceso a la Configuración Interna (ICAP) es el componente central de cualquier sistema reconfigurable parcialmente dinámico implementado en las matrices de puertas programables en campo (FPGAs) basadas en SRAM de Xilinx. Desarrollamos un nuevo controlador ICAP de alta velocidad, llamado AC_ICAP, completamente implementado en hardware. Además de soluciones similares para acelerar la gestión de bitstreams y frames parciales, AC_ICAP también admite la reconfiguración en tiempo de ejecución de LUTs sin necesidad de bitstreams parciales precalculados. Esta última característica fue posible mediante ingeniería inversa en el bitstream. Además, adaptamos esta solución basada en hardware para proporcionar núcleos IP accesibles desde el procesador MicroBlaze. Con este fin, se amplió el controlador y se implementaron tres versiones para evaluar su rendimiento al conectarse a las interfaces de Bus Local Periférico (PLB), Enlace Simplex Rápido (FSL) y AXI del procesador. En consecuencia, el controlador puede aprovechar la flex

Fuente: Revista Virtual Pro Formatos de contenido: Otros