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Se encontraron 110737 resultados en recursos

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2013

Describimos un enfoque heurístico de programación para optimizar tuberías de punto flotante sujetas a restricciones de puertos de entrada. El objetivo de nuestra técnica es maximizar la reutilización de unidades funcionales mientras se minimizan las siguientes métricas de rendimiento en el circuito generado: (1) máxima entrada de multiplexor, (2) salida de camino de datos, (3) número de multiplexores y (4) número de registros. Para un conjunto de expresiones de benchmark de lenguaje de marcado de biología de sistemas (SBML), comparamos los usos de recursos dados por nuestro método con los dados por una enumeración de ramificación y límite de todos los horarios válidos. En comparación con los resultados de la enumeración, nuestra heurística requiere en promedio un 33,4% menos de bits de multiplexor y un 32,9% menos de bits de registro que en el peor caso, mientras que solo requiere un 14% más de bits de multiplexor y un 4,5% más de bits de registro que en el caso óptimo. También com

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2013

La prototipación de hardware multi-FPGA está cobrando cada vez más importancia en el ciclo de diseño de sistemas en chip. Sin embargo, después de particionar el diseño en la plataforma multi-FPGA, el número de señales entre FPGAs es mayor que el número de conexiones físicas disponibles en la placa de prototipado. Por lo tanto, estas señales deben ser multiplexadas en el tiempo, lo que disminuye la frecuencia del sistema. La forma en que se particiona el diseño afecta el número de señales entre FPGAs. En este trabajo, proponemos un conjunto de restricciones que deben tenerse en cuenta durante la tarea de particionado. Luego, las señales entre FPGAs resultantes se enrutan con un algoritmo de enrutamiento iterativo para obtener la mejor relación de multiplexado. De hecho, las señales se agrupan y luego se enrutan utilizando el algoritmo de enrutamiento intra-FPGA: Pathfinder. Este algoritmo se adapta para abordar el problema de enrutamiento entre FPGAs. Se proponen muchos escenarios para obtener los resultados más optimizados en

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2013

Este documento describe una forma novedosa de explotar las capacidades de cálculo proporcionadas por los modernos Arrays de compuertas programables en campo (FPGAs), no solo hacia un mayor rendimiento, sino también hacia una mayor fiabilidad. Fragmentos de circuitos específicos para cálculos se programan y asignan dinámicamente a diferentes recursos en el chip basados en un conjunto de algoritmos novedosos que se describen detalladamente en este artículo. Estos algoritmos consideran la mayoría de las limitaciones tecnológicas existentes en los FPGAs modernos parcialmente reconfigurables, así como fallas que ocurren espontáneamente y daños permanentes emergentes en el sustrato de silicio del chip. Además, los algoritmos apuntan a otros aspectos importantes como comunicaciones y sincronización entre los diferentes cálculos que se realizan, ya sea de manera concurrente o en momentos diferentes. La efectividad de los algoritmos propuestos se prueba mediante una amplia gama de simulaciones sintéticas y, notablemente, se esboza una implementación de prueba de concepto de ellos utilizando

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2014

Se propone un núcleo QRD escalable basado en rotación de Givens que utiliza una arquitectura eficiente de matriz sistólica 2D pipelined y desplegada basada en multiplicación y acumulación (MAC) con capacidad de reconfiguración parcial dinámica (DPR). Las operaciones de raíz cuadrada e inversa de raíz cuadrada en el algoritmo de rotación de Givens se manejan utilizando un método modificado de Newton-Raphson basado en tabla de búsqueda (LUT), lo que reduce el área en un 71% y la latencia en un 50% mientras opera a una frecuencia un 49% más alta que las arquitecturas de celdas de límite existentes. La arquitectura propuesta se implementa en un FPGA Xilinx Virtex-6 para cualquier matriz real de tamaño , donde y mediante la inserción o eliminación dinámica de los módulos parciales. Los resultados de evaluación muestran una reducción significativa en la latencia, el área y la potencia en comparación con otras arqu

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Por: Hindawi Publishing Corporation | Fecha: 2014

La técnica de reconfiguración dinámica (DRFI) es una técnica que emplea entradas en tiempo de ejecución para llevar a cabo pruebas funcionales en línea de los recursos lógicos y de interconexión de FPGA implementados en campo sin vectores de prueba. En el momento del diseño, se crean un conjunto diverso de configuraciones de bitstream funcionalmente idénticas que utilizan recursos de hardware alternativos en la estructura de la FPGA. Se impone un orden en el conjunto de configuraciones actualizado por la precedencia de indexación de PageRank. Las configuraciones que utilizan recursos permanentemente dañados y, por lo tanto, manifiestan salidas discrepantes, reciben un rango más bajo y por lo tanto son menos preferidas para la instanciación en la FPGA. Los resultados indican una identificación precisa de configuraciones sin fallos en un conjunto de bitstreams pregenerados con un bajo número de reconfiguraciones y evaluaciones de entrada. Para los circuitos de referencia de MCNC, la reducción observada en las evaluaciones de entrada es de hasta un 75% al comparar la técnica DRFI

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Por: Hindawi Publishing Corporation | Fecha: 2014

La naturaleza misma de las universidades las convierte en entornos únicos para la investigación y la enseñanza. Aunque ambas actividades constantemente se nutren mutuamente, no siempre se logra un nivel más profundo de interacción por varias razones. Este documento presenta una experiencia exitosa en la realización de un curso de pregrado sobre sistemas embebidos, basado en una fuerte interacción con actividades de investigación relacionadas previamente realizadas por los autores. Conocidos por estar en todas partes, los sistemas embebidos están en constante expansión tanto en complejidad como en producción en volumen. Además, los sistemas heterogéneos están volviéndose predominantes en aplicaciones modernas, lo que representa una dificultad adicional para los estudiantes en esta área. En este contexto, este documento presenta experiencias en la enseñanza de sistemas embebidos utilizando un enfoque pedagógico de aprendizaje basado en proyectos, con un fuerte énfasis en aplicaciones robóticas móviles previamente desarrolladas por estudiantes de maestría y doctorado. Como resultado, se ha observado que los estudiantes de

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Por: Hindawi Publishing Corporation | Fecha: 2014

El diseño basado en núcleos de propiedad intelectual (PI) es una metodología de diseño emergente para hacer frente a la creciente complejidad del diseño de chips. La síntesis de alto nivel (HLS) basada en C/C++ también está ganando terreno como metodología de diseño para hacer frente a la creciente complejidad del diseño. En el trabajo presentado aquí, presentamos una metodología de diseño que combina estas dos metodologías individuales y, por lo tanto, es más potente. Discutimos nuestra metodología propuesta en el contexto de apoyar la síntesis eficiente de hardware de una clase de funciones matemáticas sin alterar el código fuente original en C/C++. Además, también discutimos y proponemos métodos para integrar núcleos de PI heredados en flujos de HLS existentes. Basándonos en conceptos de los dominios de reconocimiento de programas e implementaciones optimizadas de bajo nivel de dichas funciones aritméticas, la metodología de diseño descrita es un paso hacia la síntesis inteligente donde las características de la aplicación se combinan con recursos

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Por: Hindawi Publishing Corporation | Fecha: 2014

Con la llegada de la tecnología de reconfiguración parcial, los FPGA modernos admiten tareas que pueden ser cargadas (o eliminadas) en el FPGA de forma individual sin interrumpir otras tareas que ya se estén ejecutando en el mismo FPGA. Se han propuesto muchos algoritmos de colocación de tareas en línea diseñados para estos sistemas parcialmente reconfigurables con el fin de proporcionar una colocación eficiente y rápida. Se propone un nuevo enfoque para la colocación en línea de módulos en dispositivos reconfigurables, gestionando el espacio libre utilizando una representación basada en ejecuciones. Esta representación permite al algoritmo insertar o eliminar tareas rápidamente y también calcular la fragmentación fácilmente. En el modelo de FPGA propuesto, los CLBs están numerados de acuerdo con el modelo de curva de relleno de espacio binario gris reflejado. El algoritmo de búsqueda identificará rápidamente una ubicación para la tarea entrante basándose en el modo de ajuste de primer ajuste o un modo de mejor ajuste consciente de la fragmentación. Experimentos

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Por: Hindawi Publishing Corporation | Fecha: 2014

Este documento presenta un bucle de recuperación de portadora totalmente digital eficiente (ADCRL) para modulación por desplazamiento de fase en cuadratura (QPSK). El ADCRL combina un circuito clásico de recuperación de portadora en bucle cerrado, un lazo de Costas completamente digital (ADCOL), con un lazo de retroalimentación de frecuencia, un estimador de máxima verosimilitud de frecuencia (MLFE) para aprovechar al máximo las ventajas de los dos tipos de bucles de recuperación de portadora y obtener un rendimiento más robusto en el proceso de recuperación de portadora. Además, considerando que, para MLFE, la estimación precisa del desplazamiento de frecuencia está asociada con la característica lineal de su discriminador de frecuencia (FD), se introduce el algoritmo de Computadora Digital de Rotación Coordinada (CORDIC) en el FD basado en MLFE para desenrollar la diferencia de fase linealmente. El desplazamiento de frecuencia contenido en la diferencia de fase desenrollada es estimado por el MLFE implementado solo utilizando

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Por: Hindawi Publishing Corporation | Fecha: 2014

El desarrollo de sistemas embebidos en tiempo real autoadaptativos (RTE) es una tarea cada vez más difícil debido a la creciente complejidad tanto del hardware como del software y a la alta variabilidad del entorno de ejecución. Se han propuesto diferentes enfoques, plataformas y middleware en el campo, desde un nivel de abstracción bajo hasta alto. Sin embargo, todavía existe una falta de diseños genéricos y reutilizables para sistemas RTE autoadaptativos que se ajusten a diferentes dominios de sistemas, faciliten la tarea de los diseñadores y reduzcan el costo de desarrollo. En este artículo, proponemos cinco patrones de diseño para sistemas RTE autoadaptativos que resultan de la generalización de trabajos de adaptación relevantes existentes. Combinados, los patrones forman el diseño de un bucle de adaptación compuesto por cinco módulos de adaptación. La solución propuesta ofrece una especificación modular, reutilizable y flexible de estos módulos y permite la separación de preocupaciones. También permite abordar la concurrencia, las características en tiempo real y el costo de adaptación en relación con las actividades

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