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Se encontraron 110737 resultados en recursos

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2013

La emergencia de sistemas multimedia móviles y con batería, así como la diversidad de aplicaciones soportadas, plantea nuevos desafíos en términos de eficiencia de diseño de estos sistemas, los cuales deben proporcionar una calidad de servicio (QoS) máxima de la aplicación en presencia de un entorno dinámicamente variable. Estos problemas de optimización no pueden resolverse completamente en el momento del diseño y algunos beneficios de eficiencia pueden obtenerse en tiempo de ejecución mediante la autoadaptación. En este artículo, proponemos una nueva solución de adaptación de hardware (HW)/software (SW) de capa cruzada para sistemas móviles integrados. Soporta la QoS de la aplicación bajo restricciones de tiempo real y de vida útil a través de una adaptación coordinada en las capas de hardware, sistema operativo (SO) y aplicación. Nuestro método se basa en una solución de middleware original utilizada en gerentes globales y locales. El gerente global (GM) maneja variaciones grandes y a largo plazo, mientras que el gerente local (LM) se utiliza para garantizar

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Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2012

La capacidad de mapear instrucciones que se ejecutan en un microprocesador a una unidad de procesamiento reconfigurable (RPU), actuando como coprocesador, permite la aceleración en tiempo de ejecución de aplicaciones y garantiza la portabilidad del código y posiblemente del rendimiento. En este trabajo, nos enfocamos en el mapeo de trazas de instrucciones basadas en bucles (llamadas Megabloques) a RPUs. El enfoque propuesto considera etapas de particionamiento y mapeo fuera de línea sin ignorar su futura aplicabilidad en tiempo de ejecución. Presentamos una cadena de herramientas que extrae automáticamente bucles específicos basados en trazas, llamados Megabloques, de trazas de instrucciones de MicroBlaze y genera un RPU para ejecutar esos bucles. Nuestra infraestructura de hardware es capaz de trasladar la ejecución de bucles del microprocesador al RPU de manera transparente, en tiempo de ejecución, y sin cambiar los binarios ejecutables. La cadena de herramientas y el sistema están completamente operativos

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Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2013

El potencial de las FPGA como aceleradores para aplicaciones de cómputo de alto rendimiento es muy grande, pero muchos factores están involucrados en su rendimiento. El diseño para las FPGA y la selección de las optimizaciones adecuadas al mapear cálculos a las FPGA conducen a un tiempo de desarrollo prohibitivamente largo. Alternativas son las herramientas de síntesis de alto nivel (HLS), que prometen una exploración rápida del espacio de diseño debido al diseño a un nivel alto o modelos de rendimiento analíticos que proporcionan expectativas realistas de rendimiento, posibles obstáculos al rendimiento y pautas de optimización. En este artículo proponemos la combinación de ambos, con el fin de construir un modelo de rendimiento para las FPGA que sea capaz de condensar visualmente toda la información útil para el diseñador. Nuestro modelo propuesto extiende el modelo de techo, considerando el consumo de recursos y los parámetros utilizados en las herramientas de HLS, para maximizar el rendimiento y la utilización de recursos dentro del área de la FPGA. El modelo propuesto se aplica para

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Por: Hindawi Publishing Corporation | Fecha: 2013

Las operaciones de punto flotante decimal son importantes para aplicaciones que no pueden tolerar errores de conversiones entre formatos binarios y decimales, por ejemplo, aplicaciones comerciales, financieras y de seguros. En este documento presentamos cinco divisores de recurrencia de dígitos en base 10 diferentes para arquitecturas FPGA. El primero implementa un algoritmo simple de desplazamiento y sustracción de restauración, mientras que cada una de las otras cuatro implementaciones realiza un algoritmo de recurrencia de dígitos no restaurador con cálculo de cociente redundante de dígitos con signo y representación de ahorro de acarreos de los residuos. Más precisamente, la función de selección de dígitos del cociente del segundo divisor está implementada completamente mediante una ROM, la función de selección de dígitos del cociente de los tercer y cuarto divisores se basa en sumadores de propagación de acarreo, y el quinto divisor descompone cada dígito en tres componentes y no requiere ni una ROM ni un multiplexor. Además, el divisor

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Por: Hindawi Publishing Corporation | Fecha: 2013

La técnica de precodificación de vectores no lineal (VP) ha demostrado lograr un rendimiento cercano a la capacidad en canales de enlace descendente de múltiples usuarios de entrada múltiple (MIMO). El beneficio de rendimiento con respecto a sus contrapartes lineales se deriva de la incorporación de una señal de perturbación que reduce la potencia de la señal precodificada. El cálculo de este elemento de perturbación, que se sabe que pertenece a la clase de problemas NP-duros, es el principal aspecto que dificulta la implementación de hardware de los sistemas VP. En este sentido, se han propuesto varios algoritmos de búsqueda de árbol para el problema de búsqueda de la red de puntos más cercanos en sistemas VP hasta ahora. Sin embargo, la optimalidad de estos algoritmos ha sido evaluada principalmente en términos de rendimiento de tasa de error y complejidad computacional, dejando el costo de hardware de su implementación como una cuestión abierta. Las capacidades de procesamiento de datos en paralelo de las matrices de compuertas programables en

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Por: Hindawi Publishing Corporation | Fecha: 2013

Este documento presenta un algoritmo de mapeo tecnológico de FPGA dedicado a aplicaciones de seguridad. El objetivo es implementar en un FPGA asíncrono de diseño personalizado completo funciones seguras que necesiten ser robustas contra ataques de canal lateral (SCAs). El documento describe brevemente la arquitectura de este FPGA que ha sido diseñado y prototipado en CMOS 65nm para dirigirse a varios estilos de lógica asíncrona, incluidos protocolos de comunicación de 2 fases y 4 fases y codificación de datos 1-de-N. Esta arquitectura programable está diseñada para ser eléctricamente balanceada con el fin de cumplir con los requisitos de seguridad. Permite comparaciones justas entre diferentes estilos de implementaciones asíncronas. Para ilustrar la flexibilidad y seguridad del FPGA, se ha implementado un estudio de caso en lógica Quasi-Delay-Insensitive (QDI) de 2 fases y 4 fases.

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Por: Hindawi Publishing Corporation | Fecha: 2013

La clasificación de paquetes es un bloque de construcción ubicuo y clave para muchos dispositivos de red críticos. Sin embargo, sigue siendo uno de los principales cuellos de botella al diseñar dispositivos de red rápidos. En este documento, proponemos un nuevo Algoritmo de Clasificación de Paquetes basado en Grupos de Búsqueda (GBSA) que es escalable, rápido y eficiente. GBSA consume un promedio de 0.4 megabytes de memoria para un conjunto de reglas de 10k. El tiempo de clasificación en el peor de los casos por paquete es de 2 microsegundos, y la velocidad de preprocesamiento es de 3 millones de reglas por segundo basado en un procesador Xeon operando a 3.4GHz. Al compararlo con otras técnicas de clasificación de vanguardia, los resultados mostraron que GBSA supera a la competencia en velocidad, uso de memoria y tiempo de procesamiento. Además, GBSA es adecuado para su implementación en hardware. En este documento también se presentan tres implementaciones de hardware diferentes, incluida una implementación

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Por: Hindawi Publishing Corporation | Fecha: 2013

Este trabajo presenta la integración de varios IPs para generar un sistema en un chip (SoC) para un decodificador de televisión digital compatible con el estándar SBTVD. Los dispositivos electrónicos integrados para aplicaciones multimedia como sistemas de procesamiento de video requieren una gran capacidad de almacenamiento y memoria de alta velocidad. Además, estos sistemas están construidos a partir de unidades de procesamiento heterogéneas, diseñadas para realizar tareas específicas con el fin de maximizar la eficiencia del sistema en general. Por lo general, se comparte una única memoria externa entre las unidades de procesamiento para reducir el consumo de energía y ahorrar costos. El acceso a la memoria externa es un cuello de botella al decodificar secuencias de video de alta definición en tiempo real. En este trabajo, se diseñó una jerarquía de memoria de cuatro niveles para gestionar el video decodificado en granularidad de macrobloque con baja latencia. El uso de la jerarquía de memoria en el diseño del sistema es un desafío porque afecta el proceso de integración del sistema y la reutilización de IPs en

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Por: Hindawi Publishing Corporation | Fecha: 2013

La tecnología de Reconfiguración Parcial Dinámica, junto con un Sistema Operativo para Sistemas Reconfigurables (OS4RS), permite la implementación de un concepto de tarea de hardware, es decir, un objeto de cómputo activo que puede competir por recursos de cómputo reconfigurables y solicitar servicios del sistema operativo de la misma manera que lo hace una tarea de software en un sistema operativo convencional. En este trabajo, mostramos un modelo completo e implementación de un OS4RS liviano que soporta tareas de hardware preemptables y escalables en términos de reloj. También proponemos un mecanismo de programación novedoso y liviano que permite la reserva oportuna y basada en prioridades de recursos reconfigurables, con el objetivo de utilizar la prelación solo cuando aporta beneficios al rendimiento de un sistema. La arquitectura del programador y la forma en que programa las asignaciones de las tareas de hardware resultan en una menor latencia de las llamadas al sistema, reduciendo así la sobrecarga general del sistema operativo. Finalmente,

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Por: Hindawi Publishing Corporation | Fecha: 2013

La lógica diferencial dinámica de onda (WDDL) ha sido identificada como una prometedora contramedida para aumentar la robustez de los dispositivos criptográficos contra ataques de potencia diferencial (DPA). Sin embargo, para garantizar la efectividad de la técnica WDDL, el enrutamiento en ambas vías directa y complementaria debe estar equilibrado. Este artículo aborda el problema del desequilibrio de las señales de doble riel en el diseño de WDDL. Describimos técnicas de ubicación adecuadas para FPGAs basadas en árbol y en malla y cuantificamos la ganancia que proporcionan. Luego, presentamos un algoritmo de enrutamiento impulsado por el equilibrio temporal que es independiente de la arquitectura. Nuestras técnicas de ubicación y enrutamiento resultaron ser muy prometedoras. De hecho, logran una ganancia del 95%, 93% y 85% en equilibrio de retraso en arquitecturas basadas en árbol, malla simple y malla bas

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