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Se encontraron 110737 resultados en recursos

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2012

Este documento presenta el diseño de un convertidor A/D de canalización entrelazada en tiempo de 6 bits y 11MS/s. El proceso de especificación, desde el nivel de bloque hasta los circuitos elementales, se cubre gradualmente para dibujar una metodología de diseño. Se pretende reducir tanto el consumo de energía como la falta de coincidencia entre los elementos de la cadena paralela mediante el uso de algunas técnicas como el muestreo de doble placa y placa inferior, circuitos completamente diferenciales, corrección digital RSD y optimización de programación geométrica (GP) de los circuitos analógicos elementales (OTAs y comparadores) diseño. Se presentan simulaciones previas al diseño completo del ADC para caracterizar el convertidor diseñado, que consume 12mW al muestrear una señal de entrada de 500kHz. Además, el bloque dentro del ADC con los requisitos más estrictos en potencia, velocidad y precisión se envió a fabricación en una tecnología CMOS 0.35m AMS, y se muestran algunos resultados posteriores al diseño.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2012

El power gating es una de las técnicas más eficientes para reducir el consumo de energía. Sin embargo, cuando se aplica en varias partes diferentes de un diseño complejo, la verificación funcional se convierte en un desafío. Últimamente, el proceso de verificación de esta técnica se ha llevado a cabo en una abstracción de Nivel de Transferencia de Registros (RTL), basada en el Formato Común de Energía (CPF) y el Formato Unificado de Energía (UPF). El propósito de este artículo es presentar un simulador OSCI SystemC con soporte para el diseño de power gating. Este simulador es una alternativa para ayudar a lograr la verificación funcional de sistemas modelados en RTL. La posibilidad de controlar la retención y aislamiento del bloque funcional con power gating (PGFB) se presenta en este trabajo, haciendo que las simulaciones sean más estables y precisas. Se presentan dos estudios de caso para demostrar las nuevas características de ese simulador.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2012

En la optimización de tasa-distorsión (RDO), el proceso de elegir el mejor modo de predicción se realiza a través de ejecuciones exhaustivas de todo el proceso de codificación, aumentando significativamente la complejidad computacional del codificador. Considerando la predicción intra de cuadros de H.264/AVC, existen varios modos para codificar un macrobloque (MB). Este trabajo propone un algoritmo y un diseño de hardware para un módulo de decisión de modo intra de cuadros rápido para codificadores H.264/AVC. La aplicación del algoritmo propuesto reduce en más de 10 veces el número de iteraciones de codificación para elegir el mejor modo intra en comparación con la decisión basada en RDO. La arquitectura fue sintetizada en FPGA y logró una frecuencia de operación de 98MHz procesando más de 300 cuadros HD1080p por segundo. Con este enfoque, logramos una mejora en el rendimiento de un orden de magnitud en comparación con los enfoques basados en RDO, lo cual es muy importante

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2012

Desde la introducción de los primeros dispositivos reconfigurables en 1985, el campo de la computación reconfigurable ha desarrollado una amplia variedad de arquitecturas, desde tipos de grano fino hasta grano grueso. Sin embargo, las principales desventajas de los enfoques reconfigurables, los costos en área y consumo de energía, siguen presentes. Esta contribución presenta una solución para la adaptación impulsada por aplicaciones de nuestra arquitectura reconfigurable a nivel de transferencia de registros (RTL) para reducir los requisitos de recursos y el consumo de energía, manteniendo la flexibilidad y el rendimiento para un conjunto predefinido de aplicaciones. Además, se presentarán y discutirán características adaptativas en tiempo de ejecución implementadas, como enrutamiento en línea y secuenciación de configuración. Una presentación del chip prototipo de esta arquitectura diseñada en tecnología de celdas estándar de 90 nm fabricada por TSMC concluirá esta contribución.

Fuente: Revista Virtual Pro Formatos de contenido: Otros

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Por: Hindawi Publishing Corporation | Fecha: 2011

Se construyó un banco de pruebas basado en FPGA con Linux con el propósito de medir su sensibilidad a las perturbaciones de un solo evento. El banco de pruebas consta de dos placas de desarrollo Xilinx ML410 conectadas mediante una placa de conexión personalizada de 124 pines. El Diseño Bajo Prueba (DUT) consiste en el núcleo duro PowerPC, ejecutando el sistema operativo Linux y varios periféricos implementados en lógica programable. Se inyectaron fallas a través del Puerto de Acceso de Configuración Interna (ICAP). Los experimentos realizados aquí demuestran que el sistema basado en Linux era sensible a 199,584 o aproximadamente el 1.4 por ciento de todos los bits probados. Cada bit sensible en la secuencia de bits se asigna al recurso y módulo de usuario al que configura. Se presenta una métrica de densidad para comparar la confiabilidad de los módulos dentro del sistema. Utilizando esta métrica de densidad, encontramos que el módulo de usuario más sensible en el diseño fueron

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Por: Hindawi Publishing Corporation | Fecha: 2011

La arquitectura de hardware y software de flujo de datos reconfigurable (Redsharc) es un modelo de programación y una solución de red en un chip diseñada para escalar y satisfacer las necesidades de rendimiento de los sistemas multinúcleo en un chip programable (MCSoPC). Redsharc utiliza una API abstracta que permite a los programadores desarrollar sistemas de núcleos en ejecución simultánea, ya sea en software y/o hardware, que se comunican a través de una interfaz sin problemas. Redsharc incorpora dos redes en el chip que implementan directamente la API para soportar sistemas de alto rendimiento con numerosos núcleos de hardware. Este documento documenta la API, describe la infraestructura común y cuantifica el rendimiento de una implementación completa. Además, se informa sobre el sobrecoste en términos de utilización de recursos, junto con la capacidad de integrar núcleos de procesador duros y blandos con núcleos puramente de hardware siendo demostrada.

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Por: Hindawi Publishing Corporation | Fecha: 2011

Los procesadores blandos a menudo utilizan cachés de datos para reducir la brecha entre la velocidad del procesador y la memoria principal. Para lograr una alta eficiencia, se utilizan cachés simples y bloqueantes. Tales cachés no son apropiados para diseños de procesadores como Runahead y ejecución fuera de orden que requieren cachés no bloqueantes para tolerar las latencias de la memoria principal. En cambio, estos procesadores utilizan cachés no bloqueantes para extraer el paralelismo a nivel de memoria y mejorar el rendimiento. Sin embargo, los diseños convencionales de caché no bloqueante son costosos y lentos en FPGAs, ya que utilizan memorias de direcciones de contenido (CAMs). Este trabajo propone NCOR, una caché no bloqueante amigable con FPGAs que explota las propiedades clave de la ejecución Runahead. NCOR no requiere CAMs y utiliza controladores de caché inteligentes. Una NCOR de 4KB opera a 329MHz en FPGAs Stratix III mientras utiliza solo 270 elementos lógicos. Una NCOR de 32KB opera a 278MHz

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Por: Hindawi Publishing Corporation | Fecha: 2012

Este trabajo presenta un enfoque para acelerar la aritmética de precisión arbitraria en computadoras reconfigurables de alto rendimiento (HPRCs). Aunque más rápido y más pequeña, la aritmética de precisión fija tiene problemas inherentes de redondeo y desbordamiento que pueden causar errores en aplicaciones científicas o de ingeniería. Este fenómeno recurrente suele denominarse falta de robustez numérica. Por lo tanto, hay un interés creciente en el paradigma de la computación exacta, basado en la aritmética de precisión arbitraria. Existen varias bibliotecas y/o lenguajes que respaldan este paradigma, por ejemplo, la biblioteca GNU multiprecision (GMP). Sin embargo, el rendimiento de los cálculos se reduce significativamente en comparación con el de la aritmética de precisión fija. Para reducir esta brecha de rendimiento, este artículo investiga la aceleración de la aritmética de precisión arbitraria en HPRCs. Se propone un enfoque de convolución y fusión que implementa horarios de convolución virtuales

Fuente: Revista Virtual Pro Formatos de contenido: Otros

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2012

Debido a los rápidos cambios en los estándares de comunicación inalámbrica junto con estrictas restricciones de rendimiento, la demanda de arquitecturas flexibles pero de alto rendimiento está aumentando. Para abordar el requisito de flexibilidad, la radio definida por software (SDR) está surgiendo como una solución obvia, donde la implementación de hardware subyacente se ajusta a través de capas de software a los diversos estándares según los requisitos de rendimiento y calidad de energía, lo que lleva a una radio adaptable y cognitiva. En este documento, realizamos un estudio de caso para representantes de dos clases de complejidad de algoritmos de estimación de canal WCDMA y exploramos el efecto de la flexibilidad en la eficiencia energética utilizando diferentes opciones de implementación. Además, proponemos nuevas pautas de diseño tanto para arquitecturas altamente especializadas como altamente flexibles utilizando síntesis de alto nivel, para permitir el rendimiento y la flexibilidad requeridos para admitir múltiples aplicaciones. Nuestros experimentos con varios puntos

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Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2013

Este artículo presenta una nueva implementación del estándar JPEG2000 como un sistema en un chip (SoC). Mientras que la mayoría de la investigación en este campo se centra en la aceleración del codificador de Nivel I de EBCOT, este trabajo se enfoca en una solución incrustada para EBCOT Nivel II. Específicamente, este artículo propone usar un procesador softcore incrustado para realizar el procesamiento de Nivel II como la parte trasera de un canal de codificación. Se elige el procesador Altera NIOS II para la implementación y se acopla con módulos de procesamiento incrustados existentes para realizar un codificador JPEG2000 completamente incrustado. El diseño se sintetiza en un FPGA Stratix IV y se muestra que supera a otras implementaciones de SoC comparables en un 39% en tiempo de computación.

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