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Se encontraron 110737 resultados en recursos

Exclusivo BibloRed

Por: Hindawi Publishing Corporation | Fecha: 2012

A medida que los sistemas electrónicos están invadiendo nuestras vidas, la seguridad de los MPSoC (sistemas en chip multiprocesador) se está convirtiendo en un requisito importante. Los MPSoCs son capaces de admitir múltiples aplicaciones en el mismo chip. El desafío es proporcionar seguridad a los MPSoC que permita un sistema confiable que cumpla con los requisitos de rendimiento y seguridad de todas las aplicaciones. La red en chip (NoC) se puede utilizar para incorporar seguridad de manera eficiente. Nuestro trabajo propone la implementación de QoSS (calidad del servicio de seguridad) para superar las vulnerabilidades actuales de los MPSoC. QoSS es un concepto novedoso para la protección de datos que introduce la seguridad como una dimensión de la calidad de servicio. QoSS aprovecha la amplia visibilidad del sistema NoC y el papel crítico en la habilitación de la operación del sistema, explotando los componentes de NoC para detectar y prevenir una amplia gama de ataques. En este documento, presentamos la implementación de

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Por: Hindawi Publishing Corporation | Fecha: 2012

Mediante la reconfiguración parcial, partes del hardware pueden intercambiarse dinámicamente en tiempo de ejecución. Esto permite que una aplicación de transmisión que se ejecuta en diferentes modos de los sistemas pueda compartir recursos. En este artículo, discutimos los problemas arquitectónicos para diseñar tales sistemas reconfigurables. Para poder reducir el tiempo de reconfiguración, este artículo propone además un algoritmo novedoso para combinar varias aplicaciones de transmisión en una representación única, llamada grafo de fusión. El artículo también propone un algoritmo para ubicar aplicaciones de transmisión en tiempo de ejecución que no solo considera las restricciones de ubicación y comunicación, sino que también permite ubicar tareas de fusión. En un estudio de caso, implementamos el algoritmo propuesto como soporte en tiempo de ejecución en un sistema en chip basado en FPGA. Además, los experimentos muestran que el tiempo de reconfiguración puede reducirse considerablemente aplicando nuestro enfoque.

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Por: Hindawi Publishing Corporation | Fecha: 2012

El seguimiento de individuos es una aplicación destacada en dominios como la vigilancia o los entornos inteligentes. Este documento ofrece un desarrollo de una configuración de múltiples cámaras con vista conjunta que observa a personas en movimiento en un sitio. Se centra en un enfoque basado en geometría para establecer correspondencia entre diferentes vistas. Las partes computacionales costosas del rastreador se aceleran mediante un novedoso diseño de sistema en un chip (SoC). En conjunto con esta aplicación de visión, se presenta un middleware de solicitud de objetos de hardware (ORB) como sistema de comunicación subyacente. El ORB de hardware proporciona una arquitectura hardware/software para lograr una intercomunicación en tiempo real entre múltiples cámaras inteligentes. A través de un mecanismo de sondeo, se realiza un análisis de rendimiento para medir las latencias de red, es decir, el tiempo que tarda en atravesar la pila TCP/IP, en ambos enfoques de ORB, software y hardware, en la misma plataforma de cámara inteligente. Los resultados empíricos muestran que el

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Por: Hindawi Publishing Corporation | Fecha: 2012

Se presenta la estructura de hardware de un elemento de procesamiento utilizado para la optimización de una estrategia de inversión para los mercados financieros. Se muestra cómo este elemento de procesamiento puede ser implementado de forma múltiple en la máquina FPGA masivamente paralela RIVYERA. Esto conduce a una aceleración de un factor de aproximadamente 17,000 en comparación con un solo PC de alto rendimiento, mientras se ahorra más del 99% de la energía consumida. Además, se muestra que para una seguridad especial y diferentes períodos de tiempo, la estrategia de inversión optimizada ofrece un rendimiento superior entre el 2 y el 14 por ciento en relación con una estrategia de comprar y mantener.

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Por: Hindawi Publishing Corporation | Fecha: 2012

La interpolación es una técnica útil para el almacenamiento de funciones complejas en un espacio de memoria limitado: se almacenan algunos valores de muestreo en un banco de memoria y los valores de la función entre ellos se calculan mediante interpolación. Este documento presenta un interpolador basado en una Tabla de Búsqueda programable, que utiliza un esquema de muestreo no uniforme reconfigurable: los puntos muestreados no están espaciados uniformemente. Su distribución también se puede reconfigurar para minimizar el error de aproximación en porciones específicas del dominio de las funciones interpoladas. Cambiar de un conjunto de parámetros de configuración a otro conjunto, seleccionado sobre la marcha entre una variedad de parámetros precalculados, y utilizar diferentes esquemas de muestreo permiten la interpolación de una gran cantidad de funciones, logrando un ahorro de memoria y un error de aproximación mínimo. Como caso de estudio, el interpolador propuesto se utilizó como núcleo de un generador de ruido programable para producir señales de salida extraídas de diferentes Funciones de Densidad de Prob

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Por: Hindawi Publishing Corporation | Fecha: 2011

Los números aleatorios no uniformes son clave para muchas aplicaciones técnicas, y diseñar implementaciones eficientes de generadores de números aleatorios no uniformes es un campo de investigación muy activo. Sin embargo, la mayoría de las arquitecturas de vanguardia están diseñadas específicamente para distribuciones particulares o utilizan una gran cantidad de recursos de hardware. En ReConFig 2010, presentamos un nuevo diseño que ahorra hasta un 48% de área en comparación con la implementación basada en inversión de vanguardia, utilizable para distribuciones arbitrarias y precisión. En este artículo, presentamos una versión más flexible junto con un esquema de segmentación refinado que permite reducir significativamente el error de aproximación. Proporcionamos una herramienta de software gratuita que permite a los usuarios implementar sus propias distribuciones fácilmente, y hemos probado a fondo nuestro generador de números aleatorios mediante análisis estadístico y dos pruebas de aplicación.

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Por: Hindawi Publishing Corporation | Fecha: 2011

La reconfiguración parametrizada es un método para la especialización dinámica de circuitos en FPGAs. La principal ventaja de este nuevo concepto es la alta eficiencia de recursos. Además, existe un flujo de herramientas automatizado que convierte un diseño de hardware en un diseño reconfigurable en tiempo de ejecución más eficiente en recursos sin un gran esfuerzo de diseño. Comenzaremos explicando los principios fundamentales detrás de la técnica de especialización dinámica de circuitos. A continuación, mostramos las posibles mejoras en aplicaciones de cifrado utilizando un codificador AES. Nuestro diseño AES muestra una ganancia de área del 20.6% en comparación con una implementación de hardware no optimizada y una ganancia del 5.3% en comparación con una implementación de hardware de terceros optimizada manualmente. También utilizamos la técnica en una implementación de Triple-DES y RC6, donde logramos una ganancia de área de LUT del 27.8% y del 72.7% respectivamente. Además, discutimos un alineador de ADN reconfigurable en tiempo

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Por: Hindawi Publishing Corporation | Fecha: 2012

Las aplicaciones embebidas en novelas se caracterizan por requerimientos crecientes en el rendimiento de procesamiento, así como la demanda de comunicación entre varios o muchos dispositivos. Los Sistemas-en-Chip Multiprocesador en Red (MPSoCs) son una posible solución para hacer frente a esta creciente complejidad. Tales sistemas requieren una exploración detallada tanto en arquitecturas como en el diseño del sistema. Un enfoque que permite investigar las interdependencias entre el sistema y el dominio de la red es la ejecución cooperativa de herramientas de diseño del sistema con un simulador de red. En trabajos anteriores, se han desarrollado mecanismos de sincronización para la simulación paralela del sistema y la co-simulación del sistema/red utilizando la arquitectura de alto nivel (HLA). En esta contribución, se presenta una metodología que amplía el trabajo anterior con más bloques de construcción hacia un kit de construcción para la co-simulación del sistema/red. La metodología facilita el ensamblaje flexible de componentes y la adaptación a las necesidades específ

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Por: Hindawi Publishing Corporation | Fecha: 2012

Los sistemas multi-núcleo suaves son una solución viable e interesante para sistemas integrados que necesitan un equilibrio particular entre rendimiento, flexibilidad y velocidad de desarrollo. A medida que la capacidad de crecimiento lo permite, se espera que los muchos núcleos suaves también tengan relevancia en los futuros sistemas integrados. Como consecuencia, los métodos y herramientas de programación paralela serán abrazados necesariamente como parte del proceso completo de desarrollo del sistema. El análisis de rendimiento es una parte importante del proceso de desarrollo para aplicaciones paralelas. Por lo general, es obligatorio cuando se desea obtener un rendimiento deseado o verificar que el sistema cumple con ciertas restricciones de tiempo real. Una de las técnicas habituales utilizadas por la comunidad de computación de alto rendimiento es el análisis post mortem de trazas de aplicaciones. Sin embargo, esto no se transporta fácilmente a los sistemas integrados basados en FPGA debido a las limitaciones de recursos de las plataformas. Proponemos varias técnicas y algo de soporte arquitectónico de hardware para poder generar trazas en sistemas multipro

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Por: Hindawi Publishing Corporation | Fecha: 2012

Este artículo explora los pros y los contras de la computación reconfigurable en forma de FPGAs para una computación eficiente de alto rendimiento. En particular, el artículo presenta los resultados de un estudio comparativo entre tres tecnologías de aceleración diferentes, a saber, Field Programmable Gate Arrays (FPGAs), Unidades de Procesamiento Gráfico (GPUs) y el Motor de Banda Ancha Cell de IBM (Cell BE), en el diseño e implementación del algoritmo de alineación de secuencias pairwise de Smith-Waterman, ampliamente utilizado, con procesadores de propósito general como implementación de referencia base. Los criterios de comparación incluyen velocidad, consumo de energía, y costos de compra y desarrollo. El estudio muestra que las FPGAs superan ampliamente a todas las demás plataformas de implementación en el criterio de rendimiento por vatio y se desempeñan mejor que todas las demás plataformas en el criterio de rendimiento por dólar, aunque por un margen mucho más pequeño. Cell BE y GPU ocupan el segundo y tercer lugar, respectivamente, tanto en el criterio

Fuente: Revista Virtual Pro Formatos de contenido: Otros